surprise et perplexité.

J'étais en train d'écrire une routine de division en assembleur sur PIC32MX lorsque j'ai réalisé que le core MIPS M4K n'a pas de registre d'état. Ça fait des mois que je travaille avec des PIC32MX et jusque là je n'avais pas porté attention à ce fait. En réalité c'est le seul processeur que je connais qui n'en possède pas et j'en ai vu pas mal ces 40 dernières années. Comme cette routine de division utilise un décalage vers la gauche sur 2 mots de 32 bits j'étais un peut perplexe. En effet habituellement lorsqu'on fait un décalage à gauche ou à droite sur plusieurs mots on utilise une instruction qui récupère le bit qui sort dans le carry bit et de là on le récupère pour le faire entrer dans le mot suivant. C'est du moins comme ça que ça se passe sur la majorité des micro-processeurs. J'ai donc du adapter ma routine en vérifiant l'état du bit avant de faire le décalage et faire un branchement conditionnel en fonction de l'état de ce bit. La routine nécessite donc plus d'instructions que sur un processeur ARM par exemple qui laisse le dernier bit sorti dans carry bit du registre d'état.

# division non signée d'un double précision par un simple, retourne quotient et reste # si le quotient > 32 bits retourne -1 -1. umsmod: # 'UM/MOD (ud1 u1 -- u2 u3|-1 -1) u2=reste, u3=quotient lw t0, -CELL_SIZE(dp) # 32 bits poids faible lw t1, 0(dp) # 32 bits poids fort bgtz t1, long_div nop divu t0, T mfhi t0 # reste mflo T # quotient sw t0, -CELL_SIZE(dp) b next addiu dp, dp, -CELL_SIZE 1: li T, -1 # quotient > 32 bits sw T, -CELL_SIZE(dp) b next addiu dp,dp,-CELL_SIZE long_div: divu t1,T mflo t3 #quotient bgtz t3, 1b mfhi t1 #reste li t2, 32 # compteur de boucle 2: bltz t3, 1b # overflow sll t3,t3,1 subu t4,t1,T bltz t4,3f nop move t1, t4 ori t3,t3,1 3: addiu t2,t2,-1 # décrémente le compteur de boucle beqz t2, 5f # division terminée si 0 nop sll t1,t1,1 # décale à gauche t1:t0 bgez t0, 4f # on vérifie si le bit le plus signification est à 1 nop # si ce n'est pas le cas on saute l'instruction suivante ori t1,t1,1 # transfert du bit dans t1 4: b 2b sll t0,t0,1 5: move T, t3 # quotient sw t1, -CELL_SIZE(dp) # reste b next addiu dp,dp,-CELL_SIZE

C'est encore une preuve que les habitudes nous rendent aveugle. Ce n'est pas que je n'avais pas étudier le modèle de programmation du core M4K mais je prenais pour acquis que tout processeur à un registre d'état ce qui fait que cette absence n'était pas passé au niveau conscient puisqu'il n'avais pas été requis dans ma programmation jusque là.